In der Bildverarbeitung sind neuronale Netze aufgrund ihrer hohen Klassifikationsgenauigkeit kaum mehr
wegzudenken. Obschon der hohe Berechnungsaufwand solcher Netze zu verringern versucht wird, verhindert
die stark limitierte Rechenleistung bei eingebetteten low-power Systemen nach wie vor die Ausführung moderner
CNN-Netze in Echtzeit. Die vorliegende Arbeit präsentiert BinArray, einen Hardware-Beschleuniger
der auf Basis von binär-approximierten CNNs (BACNNs) einen anwendungsspezifischen Kompromiss
zwischen der Genauigkeit, dem Ressourcenverbrauch und der Rechenkomplexität des Netzes erlaubt. Die
systolische Array-Architektur ist skalierbar für verschiedene Grössen von BACNNs, von kleineren GTSRBCNNs
bis zu grossen MobileNets. Die Arbeit zeigt, dass die Beschleunigung durch BinArray auf einem
Xilinx Zynq FPGA ohne Genauigkeitsverlust einen Durchsatz von 92.1 FPS ermöglicht, verglichen mit 7.9
FPS auf einem Mikrokontroller. Der Logikverbrauch liegt dabei unter 2% bei einem mittelgrossen FPGA.
Deep Convolutional Neural Networks (CNNs) have become indispensable for computer vision tasks due to
their high accuracy. While large efforts are made to confine the high computational costs of CNNs, low
power embedded devices struggle to achieve a real-time frame rate. In this work, we present BinArray, a
hardware accelerator for Binary Approximated Convolutional Neural Networks (BACNNs), which provide a
configurable trade-off between accuracy and complexity. BinArray translates this trade-off into a task
specific compromise between area, throughput and accuracy depending on the given constraints. Its Systolic
Array (SA)-architecture is scalable for different sizes of BACNNs ranging from a GTSRB CNN to large
MobileNets. We implemented BinArray on a Xilinx Zynq FPGA. Without loosing accuracy, an accelerated
BACNN achieves a throughput of up to 92.1 FPS on GTSRB compared to a CPU with only 7.9 FPS.
BinArray accomplishes this while using less than 2% of the logic available on a mid-sized FPGA.
Urheberrechtshinweis
Fischer Mario, Hochschule Luzern - Departement Technik & Architektur